脱机工作状态下，从并口加载数据时，微机将数据发送到并口，并发出低脉冲，CPLD接收STB到后，置BUSY＝1，发出中断信号，TMS320F206接收到中断后，控制CPLD锁存数据，并将数据写入SRAM，置BUSY＝0；从并口回读数据时，微机设置并口为输入状态，然后发出AUTOFEEDXT低脉冲，CPLD接收到后，置＝1，发出中断信号给TMS320F206，TMS320F206控制CPLD从SRAM读取数据并送到并口，置＝0。

　　3．2．2　高速地址计数器设计

　　信号源中SRAM在产生雷达波形时工作在100MHz的高速时钟下，这就要求设计的地址计数器也工作在100MHz的时钟下。在同步计数器中，采用超前进位（prescalar）技术来提高其性能，即将前端的、高速计数器的超前输出作为后面的低速计数器的计数使能。实现时我们利用XILINX公司的EDA软件中提供的高效宏单元CLBMAP优化布线，从而使计数器内部延时最小。图7为计数器输出Q0～Q6的仿真结果。实验表明，上述措施对于提高同步计数器的速度非常有效。